圖為半導體晶圓

　　Intel創(chuàng)始人是摩爾定律的提出者，Intel公司也是摩爾定律最堅定的捍衛(wèi)者，前幾年Intel還在自信半導體工藝領先業(yè)界三年半，誰知道14nm節(jié)點Intel遭遇了挫折，而TSMC、三星這兩家在14/16nm節(jié)點之后好像開了掛，10nm工藝去年就宣傳說量產了，今年都要試產7nm了，5nm工藝也要在2020年搞定，這速度可比Intel快多了。面對被以前的跟班輕松超越的問題，Intel也忍不住了，希望半導體公司在制程工藝描述上誠實一點，并給出統(tǒng)一的衡量公式。

　　先說說為什么Intel要介意這個問題。放在幾年前，Intel在半導體工藝上一直都是領先TSMC、三星等公司的，22nm節(jié)點就開始量產3D晶體管(也就是FinFET工藝)，那時候三星、TSMC才推出28nm工藝沒多久，跟Intel差距確實挺遠的，Intel自然不會有什么失落感。但之后的情況不一樣了，Intel在14nm遇到了技術問題，原計劃的Fab 14工廠升級工藝也被取消了，以致于Tick-Tock戰(zhàn)略停擺，現(xiàn)在14nm工藝都要出四代產品了，這一代工藝要用差不多4年時間。TSMC、三星的14/16nm FinFET工藝在這段時間追趕上來了，AMD今年推出的Ryzen處理器使用的就是GF公司的14nm LPP工藝，雖然說性能上未能超過Intel 14nm處理器，但至少雙方都是同級別工藝了，沒有什么代差了。

　　三星、TSMC追趕甚至超越Intel工藝不只是因為占Intel工藝失利，還有一個很重要的原因就是TSMC、三星在制程工藝上玩起了小花招——以前他們是跟著Intel腳步走，現(xiàn)在有機會領先，他們在半導體工藝斷代上耍了個小花招，因為半導體實在太復雜，大家了解到的XX工藝實際上是指線寬，理論上線寬越小，半導體就越小，晶體管也越小，制造工藝越先進。

　　Intel 14nm工藝與TSMC、三星同代工藝比較

　　但實際上線寬定義半導體工藝先進程度并不準確，更有意義的是柵極距(gate pitch)、鰭片間距(Fin Pitc)等，Intel早前就對比過他們與TSMC、三星的16、14nm工藝，如上圖所示，Intel的14nm工藝在這些關鍵指標上要比三星、TSMC好得多，這兩家的工藝其實有些名不副實，落后Intel差不多半代水平。

　　三星、TSMC在半導體工藝命名上贏過了Intel，這實際上是商業(yè)宣傳的勝利，技術上超越Intel還有點名不正言不順，對這個問題業(yè)界早前就有過爭議了，不過這事有沒有什么強制性約束，如何命名更多地是廠商自己的事，大家也只能聽之任之了。在這樣的背景下，Intel今天發(fā)了一條很有意思的文章：讓我們清理半導體工藝命名的混亂吧。文章的作者是Mark Bohr，Intel高級院士，也是處理器架構與集成部門的主管，可以說是資深的業(yè)界專家了，他在這篇文章中就指出了業(yè)界在半導體工藝命名上的混亂之態(tài)。

　　當然，他的重點不是批評現(xiàn)狀，而是給出了一個更合理的衡量半導體工藝水平的公式。這個公式比較復雜，Bohr院士指出衡量半導體工藝真正需要的是晶體管密度，這個公式分為兩部分，一部分計算2bit NAND(4個晶體管)的密度，另一部分更為復雜，計算的是SFF(scan flip flop)的晶體管密度，0.6和0.4兩個數(shù)字是這兩部分的加權系數(shù)。Bohr院士希望半導體廠商在介紹工藝節(jié)點時也應該公布邏輯芯片的晶體管密度，而且還有一個重要的參數(shù)：SRAM cell單元面積，考慮到每家廠商的工藝都不同，在NAND+SFF密度之外最好還要獨立公布SRAM面積。

　　PS：現(xiàn)在問題又來了，Intel希望用更公平的手段來衡量半導體工藝先進程度，還給出了自己的方案，不過TSMC、三星會不會聽Intel的建議?很大概率上我覺得他們不會再追隨Intel了，不僅是因為他們從這種取巧的商業(yè)命名上嘗到了甜頭(在部分公眾眼里TSMC、三星確實超過了Intel工藝)，也是因為Intel的新方法有點復雜，對公眾來說更不容易理解。

　　此外，本文雖然批評了三星、TSMC在半導體工藝命名上的花招，不過公平來說這幾年他們確實取得了很大進步，以往比Intel落后至少一代工藝，現(xiàn)在也確實追趕上Intel，未來的7nm、5nm節(jié)點上比Intel更積極也是事實，Intel與其提出新公式，不如自己加把勁。